基于VHDL的數字集成電路設計應用介紹

如今是數字化的社會，在很多領域都用上了數字集成電路，如信息高速公路、多媒體電腦數字電視等等。而且數字集成電路也在不斷更新換代，由早期的電子管、晶體管、小規模集成電路(幾一幾十門)、中規模集成電路(幾十門~幾百門)、大規模集成電路(幾百門一幾千門)發展到超大規模集成電路(幾萬門以上)以及具有特定功能的專用集成電路(ASIC)芯片。本文介紹了數字集成電路設計的發展趨勢，以及分析了VHDL的特點，再結合實例介紹VHDL在數字集成電路設計中的應用。

1.數字集成電路設計

數字集成電路設計涉及對電子器件(例如晶體管、電阻器、電容器等)、器件間互連線模型的創建。所有的器件和互連線都需安置在一塊半導體襯底材料之上，這些組件通過半導體器件制造工藝(例如光刻等)安置在單一的硅襯底上，從而形成電路。對于數字集成電路來說，設計人員現在更多的是站在高級抽象層面，即寄存器傳輸級甚至更高的系統級(有人也稱之為行為級)，使用硬件描述語言或高級建模語言來描述電路的邏輯、時序功能，而邏輯綜合可以自動將寄存器傳輸級的硬件描述語言轉換為邏輯門級的網表。對于簡單的電路，設計人員也可以用硬件描述語言直接描述邏輯門和觸發器之間的連接情況。

2.VHDL

2.1VHDL的特點

VHDL主要用于描述數字系統的結構、行為、功能和接口。除了含有許多方面具有硬件特征的語句外，VHDL的語言形式和描述風格與句法十分類似一般的計算機高級語言。VHDL的程序結構特點是將-項工程設計或設計實體(可以是一個元件、一個電路模塊或一個系統)分成外部(即端口)和內部(即設計實體的內部功能和算法完成部分)。在對一個設計實體定義了外部界面后，一旦其內部開發完成后，其它的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統設計的基本點。具體特點如下：

(1)與其它的硬件描述語言相比，VHDL具有更強的行為描述能力，決定了它成為系統設計領域最佳的硬件描述語言。

(2)VHDL豐富的仿真語言和庫函數，在大規模集成電路設計的早期就能查驗出設計系統的功能可行性，可隨時對設計進行功能仿真、時序仿真，在設計初期就可以對整個工程設計的可行性作出決策，縮短了設計周期，減少了研發成本。

(3)VHDL語句的行為描述能力和程序結構具有支持大規模集成電路設計的分解和對已有設計的再利用功能。重復利用他人的IP(Intelli-gence Property core)模塊和軟核(soft core)是VHDL的特色，在更高的層次上把IP模塊利用起來，能達到事半功倍的效果。

(4)對于VHDL完成的一個確定設計，可以利用EDA工具(如MAX+PLUS)進行邏輯綜合和優化，并自動把VHDL描述設計轉換成門級網表。這種設計方式突破了傳統門級設計中的瓶頸，極大地減少了電路設計的時間和錯誤發生率，降低了開發成本，縮短了設計周期。

(5)VHDL對設計的描述具有相對的獨立性，設計者可以不懂硬件的結構，也不必關心最終設計的目標器件是什么而進行獨立的設計。正因為VHDL的硬件描述與具體的工藝和硬件結構無關，VHDL設計程序的硬件實現目標器件有廣闊的選擇范圍。

(6)由于VHDL具有類屬描述語句和子程序調用等功能，對于已完成的設計，在不改變源程序的前提下，只需改變類屬參數或函數，就能改變設計的規模和結構。

2.2基本程序結構

一個相對完整的VHDL設計由以下幾個部分組成：(1)庫﹑程序包;(2)實體;(3)結構體;(4)配置;其各自作用如圖1所示：

圖1 VHDL程序結構框圖

以上四個部分并不是每個VHDL程序都必須具備的，其中只有一個實體和一個與之對應的結構體是必須的。

3.開發系統

Altera公司的MAX + PLUS ( Multiple ar-ray matrix and programmable logic user system)開發系統是一個完全集成化、易學易用的可編程邏輯設計環境，它可以在多種平臺上運行。它所提供的靈活性和高效性是無可比擬的，具有豐富的圖形界面，輔之以完整的、即時訪問的在線文檔，使設計者能夠輕松的使用MAX + PLUSⅡ軟件包設計數字集成電路。

3.1MAX+ PLUS的特點

(1)開放的界面

MAX + PLUSⅡ軟件可以與其它工業標準的設計輸入。綜合與校驗工具相連接。

(2)與結構無關

MAX+ PLUSⅡ系統的核心Compiler支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX5000和 Classic可編程器件，提供了真正與結構無關的可編程設計環境。

(3)多平臺

MAX+ PLUS軟件可基于486、奔騰PC的Windows NT3.51或4.0、Windows95、98下運行，也可在Sun SPAC station，HP 9000 Se-ries7007800和 IBM RISC System/6000工作站上運行。

(4)完全集成化

MAX+ PLUSl軟件的設計輸人、處理與校驗功能全部集成在統一的開發環境下，這樣可以加快動態調試、縮短設計周期。

(5)豐富的設計庫

MAX+ PLUSⅡ提供了豐富的庫單元，其中包括74系列的全部器件和多種特殊的邏輯宏功能(Macro-Function)以及參數化的兆功能(Mage-Function)供設計者調用，大大減輕了設計者的工作量，縮短了設計周期。

(6)模塊化工具

設計者可以從各種設計輸入。處理和校驗選項中進行選擇從而使設計環境用戶化，必要時，還可以根據需要添加新功能。

(7)支持多種硬件描述語言

'MAX +.PLUSⅡ軟件支持多種硬件描述語言設計輸人選項，包括VHDL、Verilog HDL和AHDL語言。

3.2數字集成電路設計過程

設計流程如圖2所示：

圖2基于MAX+ PLUSⅡ的數字系統設計流程圖

(1)設計輸入：設計輸人就是設計者對邏輯器件的邏輯功能描述。設計輸入通常采用圖形輸入和VHDL文本輸人方式。

(2)項目編輯：為完成設計的處理，MAX +PLUSI提供了一個完全集成的編譯器(Compil-er) ,可直接完成從網表提取到最后編程文件的生成。在編譯過程中生成一系列標準文件可進行時序模擬、適配等。

(3)項目校驗：完成對設計的功能、時序仿真;進行時序分析、寄存器性能分析。

(4)項目編程：將設計的項目下載/配置到所選擇的器件中。

4.設計實例

在數字集成電路中，計數器的應用十分普遍。計數器是一種對輸入脈沖進行計數的時序電路。按其進位制可分為二進制計數、十進制計數和任意進制計數;按其功能又分為加法計數器﹑減法計數器和加/減可逆計數器等。在傳統的計數器電路中，采用74161/1627163及相應的外圍電路來構成所需的計數器;如果要構造非規則進制的計數器，則需添加更多的外圍器件，若用VHDL語言來構造就方便的多了。下面以模為12的加法計數器為例來說明VHDL在數字電路設計中的應用。

4.1設計方案

模為‘12’的計數器采用加法計數器，且具有數據加載、置位功能，輸入端口為ci(進位)、nrest(置零)、load(加載),d(數據輸入)、clk(時鐘);輸出端口設計為co(輸出進位)、qh(高位輸出)、ql(低位輸出)。

4.2程序清單

4.3仿真結果

仿真結果如圖3所示：

圖3模‘12'計數器仿真波形圖

仿真結果說明：

(1)預加載值‘2’在‘ load'信號有效時裝載，輸出ql從‘2’開始計數，計到‘B'(十進制的‘11 ')，'co'輸出高電平(約16ns)，計數器置位，從‘0'開始計數，如此循環;

(2)計數器在CP脈沖的上升沿翻轉;

(3)預加載值可以在仿真時隨時更換;

(4)‘co'在計數值為‘8'和‘A'處各出現一個“毛次”，是由‘0111'(7)到‘1000'(8)及‘1001'(9)到‘1010'(10)翻轉過程中，因各觸發器速度不一致，造成中間短時出現‘1011'(B)過渡狀態所致。這是二進制編碼的先天不足，也是采用Gray(格雷碼)的主要原因。

此計數器設計實體對應的電路原理圖符號如圖4所示：

圖4 電路原理圖符號

4.4實例擴展

此實例模為‘12',只要在原程序的基礎上稍加修改，可實現任意進制的加法計數器、減法計數器或可逆計數器。還可以作為庫文件被其它設計所調用。

小結

以上就是基于VHDL的數字集成電路設計應用介紹了。本文以基于VHDL的計數器的設計為例介紹了VHDL在數字集成電路設計中的應用，體現了VHDL語言的‘魅力'。隨著CPLD/FPGA器件的廣泛應用，EDA技術的發展，數字系統的設計變得象軟件設計一樣靈活，極大地改變了傳統的數字系統的設計方法、過程和觀念。

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